MOS管开关.最全面mos管开关文章,初学读者必读！

信息来历：本站　日期：2017-09-19　

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MOS开关

开关在集成电路设想中有良多感化。在摹拟电路中，开关被用来完成诸如电阻的开关仿真[1]等有效的功效。开关一样也用于多路挑选、调制和其余良多操纵。在数字电路中，开关被用做传输门，并插手了在规范逻辑电路不的尺寸的矫捷性。本节的目标是研讨与CMOS集成电路兼容的开关特征。

咱们从电压节制开关的特征起头。图4.1-1所示为该器件模子。电压vc节制开关的状况——开或关。电压节制开关是一个三端收集，此中A、B端组成开关，c端是节制电压vc感化端。开关最首要的特征是它的导通电阻roN和关断电阻rOFF。抱负环境下，rON为零而roFF为无限大，现实上并非如斯。别的，这些值与端口前提有关，毫不会是常数。凡是，开关会有一些电压偏移，图4.1-1顶用Vos摹拟。Vos表现当开关为导通状况、电流即是零时，端点A和B之间存在的小幅值电压。IOFF表现开关为断开状况的泄电流。电流IAIB表现开关端点与地之间的泄电流（或其余电源电压）。图4.1-1中偏移源和泄电流的极性是不肯定的，图中的标的目的是肆意标注的。在摹拟采样数据电路操纵中，寄生电容是一个需当真斟酌的题目。电容CA和CB是开关端A、B与地之间的寄生电容。电容CAB开关端A、B之间的寄生电容。电容CAC和CBC存在于电压节制端C和开关端A、B之间的寄生电容。电容CAC和CBC的影响称为电荷馈通——由此节制电压的一局部会呈现在开关A、B端。

MOS手艺的一个长处是可供给一个机能杰出的开关。图4.1-2显现了一个MOS晶体管被用做开关的环境。它的机能能够由图4.1-1显现的MOS晶体管大旌旗灯号模子组成的开关肯定。能够看到，MOS晶体管的漏极或源极做端点A或o取决于端点电压（即，对n沟道管，若是A端电位高于B，那末A端是漏极，B端是源极）。导通电阻由rD、rs的组合与一直存在的沟道电阻串连组成。凡是rD和rs的影响很小，以是首要斟酌沟道电阻。沟道电阻的抒发式可如许求得：在开关导通状况，开关两头的电压很小，且VGS很大。是以，MOS器件能够假定任务在非饱和区。式(3.1-1)重写以下以表现这个状况：

式中，VDS比VGS - VT小，可是比零大(VDS为负时，VGS变为 VGD)。小旌旗灯号沟道电阻由下式给出：

式(4.1-2)中的Q是晶体管的静态任务点。图4.1-3说了然n沟道管漏极电流随漏、源电压变更的曲线，其巾管子的宽长比WIL=5/1，VGS等距离增添。此图说了然MOS管下作的一些首要道理。注重，图中的曲线并不是对Vl=0对称的。这是因为晶体管端（漏、源）开关起着Vl过零的转换感化。比方，当VI为正时，B点是漏极，A点为源极，且VBS同定为-2.5V，VGS由给定的VG牢固。当V1为负时，B点为源极，A点为漏极，且VI和VBS持续削减，而VGS增添，从而致使电流增添。

图4.1-4显现了当VDS=0.1V、W/L=1、2、5和10时rON随VGS变更的图。从图中能够看出W/L越大，roN越低。当VGS减到VT(VT=0.7V)时，rON为无限大，因为开关断开。

当VGS小于或即是VT时，开关断开，抱负环境下rOFF为无限大。固然，它不能够为无限大。但因为它很是大，停止状况的机能由漏极-体和源极-体的泄电流决议，就像亚阈值电压区从漏到隙的泄电流一样。从源和漏到体的泄电流首要是pn结泄电流，在图4.1-1顶用IA和IB摹拟。典范环境下，泄电流在室温下为1fA/μm2的数目级，且温度每下降8℃而增添一倍（见例2.5-1）。

图4.1-1中摹拟的平衡电压在MOS开关中不存在，是以，在MOS开关机能中不用斟酌。图4.1-1中的电容CA、CB、CAC和CBC间接对应于MOS管的电容CBS、CBD、CGS和CCD（见图3.2-1）。MOS管的CAB很小，凡是能够疏忽。

开关的一个首要方面是开关端和节制端问电压的变更规模。对n沟道MOS管，咱们看到栅极电压应当比源和漏极电压大很多，以确保MOS管导通。作为p沟道管，栅极电压应当比源和漏极电压小很多。典范环境下，n沟道开关的体接最负值（p沟道开关的体接最高电位）。这个请求能够用n沟道开关来申明。假定栅极的导通电压是正电源电压VDD，体接地，坚持n沟道开关导通，直到开关端旌旗灯号（源、漏端电压类似相称）靠近VDD-VT。当旌旗灯号到达VDD-VT时，开关起头转向关断。n沟道开关的典范电压如图4.1-5所示，此中开关被毗连在两个收集中间。

如图4.1-6所示，斟酌操纵开关为电容充电。n沟道管被用做升关，且Vφ是感化在栅极上的节制电压（时钟）。在电路的电荷转移进程中，开关的导通电阻起首要感化。比方，当Vφ下降(Vφ>Vin+ VT)，M1将C毗连到电压源vin此时的等效电路如图4.1-7所示，能够看作C以时候常数rON C充电到Vin。为了有效地任务，必须知足rON C< mos管

斟酌如许一种环境，Vφ为高电平的时候T=0.1μS，C=0.2pF，那末导通电阻rON必须小于100kΩ能力知足电荷转移时候即是5倍时候常数。对5V的时钟摆幅和2.5V的Vin和图4.1-4中示出的W=L的MOS管，rON≈6.4kΩ。此值在所请求的时候内停止电荷转移来讲已充足小。咱们但愿开关尽能够小（即具备最小的WxL），从而能够减小来自栅极的电荷馈通。

图4.1-6中的开关在关断状况除其泄电流以外，对电路的影响很小。图4.1-8显现了一个采样坚持电路，电路中泄电流能够引发严峻题目。若是CH不够大，那末在坚持形式中MOS开关是断开的，泄电流会使CH充上或放掉相称量的电荷。

在单片集成电路开关中，最严峻的限定之一是时钟馈通效应。时钟馈通（也称做电荷注入和电荷馈通）是因为栅到源和漏的耦合电容引发的。这个耦合会致使栅极旌旗灯号（普通是时钟）传递到源极昶I漏极节点，这是一个虽不但愿但却不可防止的影响。电荷注入触及一个庞杂的进程，引发的影响取决于诸如晶体管的幅员、尺寸、源极和漏极节点的阻抗和栅极的波形等一系列身分。试图对一切这些影响停止切确的阐发是不能够的——咱们用计较机去做！可是，对这些首要影响的定性领会还是有效的。

斟酌合适于研讨电荷注入阐发的简略电路如图4.1-9(a)所示。图4.1-9(b)给出了管子的模子，用电阻Rchannel和Cchannel表现沟道电阻和栅-沟道耦合电容。Cchannel和Rchannel值取决于器件(的端口环境。沟道中的散布电阻用Rchannel表现。除沟道电容外另有交叠电容CGSO和CGDO。为了类似计较总沟道电容，可如图4.1-9(c)所示将耦合电容分红两个相称的局部并入栅—源端和栅-漏端。如许的处置是无益的。

图4.1-9电路中，电荷跟着管子栅极电压φ1高到低的跳变而产牛的注入是使人感乐趣的。别的，斟酌栅电压过渡的两种环境（快跃变时候和慢跃变时候）很便利。起首斟酌慢跃变环境（慢和快的意义很快将会先容）。当栅极电压下降时，有电荷注入沟道。可是最后管子坚持导通状况，以是不管若何，注入的电荷只在输出电压源VS中活动，不会呈现在负载电容CL上。跟着栅极电压下降到某一点，管子停止（当栅极电压到达VS+VT时）。当管子停止时，注入电荷除流进CL以外不其余途径可走。

对快跃变的环境，与沟道电阻和沟道电容有关的时候常数限定着流向电压源的电荷量，是以当晶体管处于导通状况时，一些注入的沟道电荷就供给给CL以影响其匕的总电荷。

为了对快慢环境有更进一步的领会，将栅极电压摹拟为分段恒定波形（一个量化波形）并斟酌每一个跳变进程中电荷的活动，如图4.1-10所示。图中，所示的CL电压的变更规模表现管子导通时的任务环境。在两种环境中，量化的电压步长是不异的，可是步长间的时候是差别的。CL两头电压是呈指数变更的，当时候常数由沟道电阻和沟道电容决议，并不随快、慢环境而转变。

阐发抒发式能够得出对管子在快慢环境下任务的类似描写[2]。斟酌栅极电压从VH到VL的变更（即5.0V到0.0V），其在时域中能够描写为：

这里的U是VG（t）的斜率。任务在慢跃变时由以下干系所肯定：

这里VHT界说为：

由电荷注入引发的偏差（所但愿的电压Vs和现实电压VcL之间的差）由下式描写：

在快开关环境下由以下干系肯定：

偏差电压给出为：

上面的例子申明由式(4.1-3)到式(4.1-8)所给出的电荷馈通摹拟的操纵。

例4.1-1 电荷馈通偏差的计较

计较图4.1-9所示电路中电荷馈通的影响。此中Vs=1.0V,CL=200fF，W/L=0.8μm/0.8μm，VG有两种环境见下图的申明。模子参数见表3.1-2和表3.2-1。疏忽AL和△W的影响。

解：

环境1：第一步要肯定抒发式中U的值：

在0.2ns今后，从5V跳变到OV，U=25x109V/s。

为了肯定任务状况，必须起首考证上面的干系：

察看到在晶体管开关上有反向偏置影响VT，VHT为：

是以给出：

以是为疾速状况。

由疾速状况操纵式(4.1-8)得：

环境2：第一步要肯定抒发式中U的值：

在10 ns今后从5V降到OV时，U=5xl08，因而根据上面的测试标明是慢速状况：

这个例子说了然电荷馈通模子的操纵。读者应当获得警示，不要希冀从式(4.1-3)到式(4.1-8)获得现实电路中对电荷馈通量的切确谜底。这个模子只是有助于领会各类电路元件和端口前提的影响，以便在最小化设想中呈现不但愿有的景象。

接纳图4.1-11所示的手艺有能够局部对消馈通效应。在这里假造MOS管MD（这里源和漏被接到旌旗灯号线，栅极接反相时钟端、）被用来供给与Ml反相的时钟馈人。MD的面积能够被设想成供给最小的时钟馈通。但遗憾的是，这个体例不能够完整消弭馈通，并且在某些环境下还会更糟。别的还必须供给一个反相时钟感化到假造开关上。能够经由过程接纳最大能够的电容、绝对较小多少尺寸的开关和坚持尽能够小的时钟摆幅来削减时钟馈通。凡是，这些处理计划会在其余方面发生题目，这就须要停止一些折衷。

单沟道MOS升关致使的静态范网限定能够接纳图4.1-12所示的CMOS开关加以防止。利用CMOS手艺，开关凡是由如图所示的、并联的p沟道和n沟道加强型管组成。在这类布局中，当φ值为低时，两只管子均停止，完成一个有效的开路。当φ值为高时，两只管子均导通，给出一个低阻抗状况。p沟道管和n沟道管的体别离毗连至最高和最低电位。CMOS开关优于单沟道MOS开关的首要方面是在导通状况下摹拟旌旗灯号的静态规模较着增添。

在图4.1-13中摹拟旌旗灯号静态规模的增添是较着的，图中画出了CMOS开关导通电阻作为输出电压函数的变更干系。此图中，p沟道管和n沟道管的尺寸如许来设置，以致于在不异端口前提下有等效的电阻。双峰机能是因为当Vin为低电日常平凡，n沟道管起主导感化，而Vin为高电平（靠近VDD）时p沟道管起主导感化。在中间（VDD/2四周），两个管子的并联致使呈现最低值。中间的凹点是因为迁徙率下降的影响，在用LEVEL 1模子阐发时并不较着。

在本节中，咱们已看到MOS管能够组成积分电路中最好的开关之一。它们只须要很小的面积，很是低的功耗，并且在大都操纵中能够供给公道的rON和roFF值。把适合的开关完成放进设想者的根基设想模块中将发生一些风趣和有效的电路及体系，这些将在今后几章先容。