闩锁效应,闩锁效应处理体例-KIA MOS管
信息来历：本站 日期：2023-08-24
CMOS电路中，存在寄生的三极管PNPN,它们彼此影响在VDD与GND间发生一低阻通路，组成大电流，烧坏芯片这便是闩锁效应。
闩锁效应是CMOS工艺所独有的寄生效应，严峻会致使电路的生效，乃至销毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区组成的n-p-n-p布局发生的，当此中一个三极管正偏时，就会组成正反应组成闩锁。防止闩锁的体例便是要减小衬底和N阱的寄生电阻，使寄生的三极管不会处于正偏状况。
静电是一种看不见的粉碎力，会对电子元器件发生影响。ESD 和相干的电压瞬变城市激发闩锁效应（latch-up），是半导体器件生效的首要缘由之一。
若是有一个强电场施加在器件布局中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而破坏。很细的金属化迹线会由于大电流而破坏，并会由于浪涌电流构成的过热而组成开路。这便是所谓的“闩锁效应”。在闩锁环境下，器件在电源与地之间组成短路，构成大电流、EOS（电过载）和器件破坏。
1. 芯片一起头任务时VDD变更致使nwell和P substrate间寄生电容中发生充足的电流，当VDD变更率大到必然境界，将会激发Latch up。
2. 当I/O旌旗灯号变更跨越VDD-GND规模，会有较大电流发生，也会触发Latch up
3. ESD静电泄放时，会从掩护电路中引入载流子到阱和衬底中，也会触发Latch up
4. 负载过大，VDD或GND渐变时也能够会触发Latch up
5. 阱正面泄电流过大，也会触发Latch up
Latch-up发生机制
1.输入或输入电压（I/O的旌旗灯号）高于VDD电压，芯片发生大电流，致使latch-up;
2.ESD静电加压，能够会从掩护电路中引入少许带电载流子到阱或衬底中，致使latch-up;
Latch-up按捺体例
1.坚持低于芯片的相对最大额外值。
2.利用氧化物断绝槽(oxide trench)和埋葬氧化物(buried oxide)层断绝NMOS和PMOS器件：
3.若是不能利用oxide trench，能够利用guard rings。多子GuardRing ： P+ Ring环抱NMOS并接GND； N+ Ring环接PMOS并接VDD。利用多子掩护环能够下降Rwell和Rsub的阻值，且能够禁止大都载流子到基极。
少子GuardRing ： 建造在N阱中的N+ Ring环抱NMOS并接VDD; P+ Ring环抱PMOS并接GND。 利用少子掩护环能够削减由于少子注入到阱或衬底激发的闩锁。
4.减小正反应环路的增益。减小寄生晶体管的缩小倍数和Rw/Rs阻值都能够有用下降环路增益。增添阱和衬底搀杂浓度以下降Rwell和Rsub， 比方，利用逆向搀杂阱。使NMOS和PMOS坚持充足的间距来下降激发SCR的能够。Sub打仗孔和Well打仗孔应尽量接近源区。以下降Rwell和Rsub的阻值。
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