ESD防护设想-罕见ESD掩护电路图-KIA MOS管

ESD防护设想

ESD防护设想的目标是，当集成电路肆意两个输入/输入引脚之间发生ESD事务时，集成电路外部的ESD防护体系能实时开启来泄放掉大批的刹时电流/电压,使外部电路免遭粉碎。另外，在集成电路普通任务时，即未发生ESD事务时，ESD体系引入的寄生参数不会影响电路的普通任务。

详细请求为：

1、当ESD 打击呈现时，ESD掩护器件能够或许疾速开启，高效泄放打击大电流，钳位到宁静电压。

2、在ESD 打击下具备必然水平的鲁棒性，确保ESD掩护电路本身能够或许蒙受外“部打击。

3、当IC处于普通任务状况时，ESD掩护器件处于封闭状况，不影响电路普通功效。

4、ESD掩护电路普通在IO pad的周围，需保障较小的IO提早.

5、占用较小的芯片面积，供给较高的ESD掩护才能。

6、坚持较高抗门锁才能。

7、尽能够在不增添额定步骤或掩膜的环境下制作ESD掩护电路。

ESD防护电路设想

ESD掩护电路中器件的操纵

在集成电路设想中加入ESD掩护电路，当ESD来的时辰，ESD掩护电路阐扬掩护结果，防止集成电路内的元件被ESD毁伤。

当ESD电压呈现在芯片PIN脚上时，位于该PIN脚周围的ESD掩护电路必须尽早地导通来泄放ESD电流。是以，ESD掩护电路所操纵的元件必须要具备较高的击穿电压或较快的导通速率，同时也须要注重在芯片普通任务时ESD掩护电路不能影响芯片功效。

电阻(Diffusion or poly resistor)、二极管(P-N junction)、金属-氧化物-半导体晶体管(NMOS or PMOS)、厚氧化层元件(Field-oxide device)、寄生的双极型晶体管(BJT)、寄生的可控硅元件(SCR device)、这类器件能够组合操纵可零丁操纵。

ESD防护电路

基于能够发生的ESD事务阐发,ESD能够会发生在I/O、PIN与电源和地之间，也会发生在差别的I/O PIN之间，也能够呈现在电源和地之间，是以对ESD掩护电路的设想须要斟酌一切能够发生ESD的景象。

ESD防护电路

罕见的ESD掩护电路设想

今朝现有的ESD掩护电路及其功效模块的设想。

ESD防护电路的功效模块和掩护模块

在全芯片的ESD布局设想时，需注重以下准绳：

（1）核心VDD、VSS走线尽能够宽，减小走线上的电阻;

（2）设想一种 VDD-VSS之间的电压箝位布局，且在发生ESD时能供给VDD-VSS间接低阻抗电流泄放通道。对面积较大的电路，在芯片的周围各安排一个如许的布局，若有能够，在芯片核心安排多个VDD、VSS的PAD，也能够加强全体电路的抗ESD才能;

（3）核心掩护布局的电源及地的走线尽能够与外部走线分隔，核心ESD掩护布局尽能够做到平均设想，防止幅员设想上呈现ESD软弱关键;

（4）ESD掩护布局的设想要在电路的ESD机能、芯片面积、掩护布局对电路特征的影响如输入旌旗灯号完全性、电路速率、输入驱动才能等停止均衡斟酌设想，还须要斟酌工艺的容差，使电路设想到达化;

（5）在现实设想的一些电路中，偶然不间接的VDD-VSS电压箝位掩护布局，此时，VDD-VSS之间的电压箝位及ESD电流泄放首要操纵全芯片全部电路的阱与衬底的打仗空间。以是在核心电路要尽能够多地增添阱与衬底的打仗，且N+P+的间距分歧。若有空间，则在VDD、VSS的PAD中间及周围增添VDD-VSS电压箝位掩护布局，如许不只加强了VDD-VSS形式下的抗ESD才能，也加强了I/O-I/O形式下的抗ESD才能。

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