CMOS集成电路ESD掩护布局设想阐发-KIA MOS管

静电放电(Electrostatic Discharge, ESD)是构成大大都的电子元件或电子体系受到过分电性应力(Electrical Overstress EOS)粉碎的首要身分。

这类粉碎会致使半导体元件和电脑体系等,构成一种永远性的破坏，是以影响集成电路(Integrated Circuits, ICs)的电路功效，而使得电子产物任务不普通。

而静电放电粉碎的产生，多是由于报酬身分所构成，但又很难避免。电子元件或体系在制作、出产、组装、测试、寄存、搬运等的进程中，静电会堆集在人体、仪器、储放装备等当中，乃至在电子元件自身也会堆集静电,而人们在不知情的环境下，使这些物体彼此打仗，是以形了一放电途径,使得电子元件或体系受到静电放电的残虐。

若何才能防止静电放电的风险呢?除加强任务场合对静电堆集的节制以外，必须在电子产物中加入具备防患静电放电粉碎的装配。

起首必需考这额定装配的效力，若那边置才能到达有用防护的服从。而这装配应放在那边?和在产业上的大批操纵中，若何才是最省本钱的设想方式?这些题目都应逐一处置及斟酌。

在防护装配的设想上，从加强集成电路自身对静电放电的耐受才能上动手，能够处理晶片包装后，组装、测试、寄存、搬运等所遭受到大大都静电放电的题目。今朝半导体集成电路以互补式金氧半导体(CMOS)手艺为主。

静电放电会给电子器件带来粉碎性的效果，它是构成集成电路生效的首要缘由之一。跟着集成电路工艺不时成长，CMOS电路的特点尺寸不时减少，管子的栅氧厚度愈来愈薄，芯片的面积规模愈来愈大，MOS管能蒙受的电流和电压也愈来愈小；

而核心的操纵环境并未转变，是以要进一步优化电路的抗ESD机能，若何使全芯片有用面积尽能够小、ESD机能靠得住性知足请求且不须要增添额定的工艺步骤成为IC设想者首要斟酌的题目。

ESD掩护道理

ESD掩护电路的设想目标便是要防止任务电路成为ESD的放电通路而受到侵害，保障在肆意两芯片引脚之间产生的ESD，都有合适的低阻旁路将ESD电流引入电源线。

这个低阻旁路岂但要能领受ESD电流，还要能箝位任务电路的电压，防止任务电路由于电压过载而受损。

在电路普通任务时，抗静电布局是不任务的，这使ESD掩护电路还须要有很好的任务不变性，能在ESD产生时疾速呼应，在掩护电路的同时，抗静电布局自身不能被破坏，抗静电布局的负感化(比方输入提早)必须在能够接管的规模内，并防止抗静电布局产生闩锁。

CMOS电路ESD掩护布局的设想

大局部的ESD电流来自电路外部，是以ESD掩护电路普通设想在PAD旁，I/O电路外部。典范的I/O电路由输入驱动和输入领受器两局部组成。

ESD 经由过程PAD导入芯片外部，是以I/O里一切与PAD间接相连的器件都须要成立与之平行的ESD低阻旁路，将ESD电流引入电压线，再由电压线散布到芯片各个管脚，下降ESD的影响。

详细到I/O电路，便是与PAD相连的输入驱动和输入领受器，必须保障在ESD产生时，构成与掩护电路并行的低阻通路，旁路 ESD电流，且能当即有用地箝位掩护电路电压。而在这两局部普通任务时，不影响电路的普通任务。

经常使用的ESD掩护器件有电阻、二极管、双极性晶体管、MOS管、可控硅等。由于MOS管与CMOS工艺兼容性好，是以常接纳MOS管机关掩护电路。

CMOS工艺前提下的NMOS管有一个横向寄生n-p-n(源极-p型衬底-漏极)晶体管，这个寄生的晶体管开启时能领受大批的电流。

操纵这一景象可在较小面积内设想出较高ESD耐压值的掩护电路，此中典范的器件布局便是栅极接地NMOS(GGNMOS，GateGroundedNMOS)。

在普通任务环境下，NMOS横向晶体管不会导通。当ESD产生时，漏极和衬底的耗尽区将产生雪崩，并伴跟着电子空穴对的产生。

一局部产生的空穴被源极领受，其他的流过衬底。由于衬底电阻Rsub的存在，使衬底电压进步。当衬底和源之间的PN结正偏时，电子就从源发射进入衬底。

这些电子在源漏之间电场的感化下，被加快，产生电子、空穴的碰撞电离，从而构成更多的电子空穴对，使流过n-p-n晶体管的电流不时增添，终使NMOS晶体管产生二次击穿，此时的击穿不再可逆，则NMOS管破坏。

为了进一步下降输入驱动上NMOS在ESD时两头的电压，可在ESD掩护器件与GGNMOS之间加一个电阻。这个电阻不能影响任务旌旗灯号，是以不能太大。画幅员时凡是接纳多晶硅(poly)电阻。

只接纳ESD掩护，在大ESD电流时，电路外部的管子仍是有能够被击穿。

GGNMOS导通，由于ESD电流很大，衬底和金属连线上的电阻都不能疏忽，此时GGNMOS并不能箝位住输入领受端栅电压，由于让输入领受端栅氧化硅层的电压到达击穿电压的是GGNMOS与输入领受端衬底间的IR压降。

为防止这类环境，可在输入领受端周围加一个小尺寸GGNMOS停止二级ESD掩护，用它来箝位输入领受端栅电压，如图所示。

在画幅员时，必须注重将二级ESD掩护电路紧靠输入领受端，以减小输入领受端与二级ESD掩护电路之间衬底及其连线的电阻。

为了在较小的面积内画出大尺寸的NMOS管子，在幅员中常把它画成手指型，画幅员时应严酷遵守I/OESD的设想法则。

若是PAD仅作为输入，掩护电阻和栅短接地的NMOS就不须要了，其输入级大尺寸的PMOS和NMOS器件自身便可充任ESD防护器件来用，普通输入级都有双掩护环，如许能够防止产生闩锁。

在全芯片的ESD布局设想时，注重遵守以下准绳：

(1)核心VDD、VSS走线尽能够宽，减小走线上的电阻;

(2)设想一种 VDD-VSS之间的电压箝位布局，且在产生ESD时能供给VDD-VSS间接低阻抗电流泄放通道。对面积较大的电路，在芯片的周围各安排一个如许的布局，若有能够，在芯片核心安排多个VDD、VSS的PAD，也能够加强全体电路的抗ESD才能;

(3)核心掩护布局的电源及地的走线尽能够与外部走线分隔，核心ESD掩护布局尽能够做到平均设想，防止幅员设想上出现ESD软弱关键;

(4)ESD掩护布局的设想要在电路的ESD机能、芯片面积、掩护布局对电路特征的影响如输入旌旗灯号完全性、电路速率、输入驱动才能等停止均衡斟酌设想，还须要斟酌工艺的容差，使电路设想到达化;

(5)在现实设想的一些电路中，偶然不间接的VDD-VSS电压箝位掩护布局，此时，VDD-VSS之间的电压箝位及ESD电流泄放首要操纵全芯片全部电路的阱与衬底的打仗空间。

以是在核心电路要尽能够多地增添阱与衬底的打仗，且N+P+的间距分歧。若有空间，则在VDD、VSS的PAD中间及周围增添VDD-VSS电压箝位掩护布局，如许不只加强了VDD-VSS形式下的抗ESD才能，也加强了I/O-I/O形式下的抗ESD才能。

小结

ESD掩护设想跟着CMOS工艺程度的进步而愈来愈坚苦，ESD掩护已不但是输入脚或输入脚的ESD掩护设想题目，而是全芯片的静电防护题目。

芯片里每个I/O电路中都须要成立响应的ESD掩护电路，另外还要从全部芯片通盘斟酌，接纳整片(whole-chip)防护布局是一个好的挑选，也能节流I/OPAD上ESD元件的面积。

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