详解SiC MOSFET若何下降电磁搅扰和开关消耗-KIA MOS管
信息来历：本站 日期：2022-03-09
对一向在想法进步效力和功率密度并同时保持体系简略性的功率设想师而言，碳化硅（SiC）MOSFET的高开关速率、高额定电压和小RDS(on)使得它们具备很是高的吸收力。
可是，因为高开关速率会致使高漏源电压（VDS）峰值和长振铃期，它们会发生电磁搅扰，特别是在电流大时。本文供给了一个较好的处理计划来优化电磁搅扰和效力之间的均衡。这类体例已接纳1200V 40mOhm器件停止了双脉冲测试考证。
寄生电感是SiC MOSFET的VDS峰值和振铃的首要成因。从封闭波形（图1）中看，栅源电压（VGS）从18V至0V。封闭时的漏极电流（ID）为50A，VDS为800V。SiC MOSFET的高开关速率会致使高VDS峰值和长振铃期。
该峰值下降了器件的设想余量以应答照明前提或负载渐变，而长振铃期则带来的电磁搅扰。在大电流下，这类环境加倍较着。
图1.利用SiC MOSFET时在封闭环境下的VDS峰值和振铃（1200V，40mOhm）
传统的电磁搅扰按捺体例是利用大栅极电阻（RG）下降电流流经器件的速率（dI/dt）。可是大RG会明显增添开关消耗，要在效力和电磁搅扰之间停止衡量弃取。
另外一种按捺电磁搅扰的体例是下降功率回路杂散电感。要完成这一目标，须要变动电路板的规划，还须要利用体积较小、电感较低的封装。可是，尽可能下降功率回路的结果是无限的，并且还须要遵照最小空地和距离方面的宁静划定。利用较小的封装也会影响热性能。
能够利用过滤器来赞助到达电磁搅扰请求，简化体系衡量。频次发抖等节制手艺也能下降供电致使的电磁搅扰乐音。
接纳简略的RC缓冲电路是一种加倍有用和高效的体例。它能节制VDS峰值并延长振铃期，同时完成更高的效力和能够疏忽的封闭提早。因为更快的dv/dt和额定的电容器，缓冲电路会有更高的位移电流，而这会下降封闭过渡时代的ID和VDS交叠。
双脉冲测试（DPT）证明了RC缓冲电路的结果。它接纳有电感负载的半桥设置装备摆设。桥的高侧和低侧接纳不异的器件，在低侧丈量VGS、VDS和ID（图2）。电流变更器（CT）丈量器件缓和冲电路电流。是以，丈量的总开关消耗包罗器件消耗缓和冲电路消耗。
图2.半桥设置装备摆设（顶部和底部器件不异）
RC缓冲电路由一个简略的200pF电容器和10Ω电阻串连而成，跨SiC MOSFET的漏极和源极毗连。
图3. RC缓冲电路（左）能比大RG（右）更有用地节制电磁搅扰
图3比拟了图1中的统一个器件的封闭环境。左边波形接纳含小RG(off)的缓冲电路，而右边波形接纳大RG(off)且无缓冲电路。两种体例都限定了封闭峰值漏源电压VDS。可是，因为将振铃期下降至仅33ns，缓冲电路加倍高效，提早时候也更短。
图4.比拟标明利用RC缓冲电路对翻开时的影响很是小
图4比拟了在接纳5Ω的RG(on)时，有RC缓冲电路（左）和不缓冲电路时的波形。接纳RC缓冲电路时的翻开波形有一个峰值略高的反向规复电流（Irr），可是不其余明显区分。
RC缓冲电路能比大RG(off)更有用地节制VDS的峰值和振铃期，可是它会影响效力吗？
图5.缓冲电路和大RG(off)的开关消耗（Eoff、Eon）的比拟
在48A电流下，大RG(off)的封闭消耗是含小RG(off)的缓冲电路的两倍以上，几近与不接纳缓冲电路时相称。是以，能够得出论断，缓冲电路加倍高效，它许可更快地开关，并能更有用地节制VDS峰值和振铃。从翻开消耗中能够看出，缓冲电路的Eon唯一细小的进步。
图6.缓冲电路与大RG(off)的总开关消耗（Etotal）的比拟
为了更好地领会全体效力，咱们将Eoff与Eon加在一路获得Etotal（图6）。在全速开关的环境下，电流跨越18A时，缓冲电路更高效。对在40A/40kHz下开关的40mΩ器件而言，接纳大RG(off)与接纳含小RG(off)的缓冲电路时的消耗之差为11W。总之，与利用大RG(off)比拟，缓冲电路能加倍简略、有用和高效地尽可能下降电磁搅扰和开关消耗。
接洽体例：邹师长教师
接洽德律风：0755-83888366-8022
手机：18123972950
QQ：2880195519
接洽地点：深圳市福田区车公庙天安数码城天吉大厦CD座5C1
请搜微信公家号:“KIA半导体”或扫一扫下图“存眷”官方微信公家号
请“存眷”官方微信公家号:供给 MOS管 手艺赞助
免责申明：本网站局部文章或图片来历别的来由，若有侵权，请接洽删除。
