MOS器件-对栅氧化层剖析-KIA MOS管
信息来历：本站 日期：2021-11-08
为了有用地按捺短沟道效应，并坚持杰出的亚阈值斜率，栅氧化层厚度要和沟道长度以一样的比例降落。对0.1μm标准的CMOS器件，栅氧化层厚度需到达3nm摆布。
对超薄氧化层而言，最大的题目是会产生量子地道穿通效应。栅氧化层的隧穿电流将随氧化层厚度的削减许指数增添，栅偏压1.5V时，氧化层厚度若从3.6nm降到1.5nm，栅电流密度约莫会增添10个数目级。
氧化层首要有三个方面的题目：
(1)硅氧化层在接近硅的四周有良多缺点，如高密度的电子和空穴圈套。这些圈套能引入快界面态，形成偏压与温度应力下的电荷不不变性。
(2)硅与二氧化硅的热收缩系数差别而产生了拉伸应力使硅四周氧化层产生较多的缺点。
(3)遍及以为在硅四周100nm厚的氧化层区是属于缺点较多的区，如氧化层局部发展速率不平均引发的小雀斑和氧化层针孔。
栅氧化层的泄露电流凡是远小于器件的导通态电流，对器件的一般任务不会产生致命的影响，但会对器件的静态功耗形成不良影响。
对下一代纳米级CMOS器件，栅有源区的总面积能够会低于0.1cm2，此时若是电源电压V∞≈1V的话，栅电流密度的最大许可值应当在1A/cm2的数目级，由下图《栅电流密度》可知。
到达这一限定的氧化层厚度为2nm，当氧化层减薄到2nm以下，由隧穿电流引发的CMOS电路芯片的静态功耗将到达100mW数目级，这对现实利用而言是没法接管的。
换句话说，体硅CMOS沟道长度只能削减到25~50nm，除非接纳新的栅介质资料来代替现用的二氧化硅介质。
静态随机存储器(DRAM)的机能对栅氧化层泄电流更加敏感，是以请求其氧化层的极限厚度更大些。
从传统的角度来看，栅氧化层的减薄会致使电场强度的增添，是以使与时辰相干的击穿(TDDB)更轻易产生，从而延长器件的寿命。但是，实际和尝试研讨成果都证实，对纳米级CMOS器件这个题目并不凸起。
缘由在于当电源电压降落到1V摆布的时辰，逾越氧化层的电子的能量大幅度降落，已缺乏以对氧化层产生毁伤，是以难以产生TDDB击穿。最少在氧化的厚度2nm以上的CMOS器件中，TDDB击穿不组成限定身分。
氧化层减薄引发的另外一个题目是反型层电荷的削减，器件跨导会是以而降落，这是由反型层量子化效应和多晶硅姗耗尽效应引发的。
因为反型层量子化效应的存在，反型层电子密度的峰值呈现在硅外表以下约1nm处，这将使等效的栅电容减小，进而使有用的反型层电荷削减。
据预算，由此将致使等效氧化层厚度比氧化层厚度的物理厚度增添0.3~0.4nm。
近似地，多晶硅栅耗尽效应也会引发等效栅电容及反型层电荷的减小。
氧化层越薄，上述两种效应就越明显，对多晶硅搀杂浓度为1020cm-3，氧化层厚度为2nm的CMOS器件，在1.5V的栅压下，反型层电荷的丧失比例约莫为20%。
MOS晶体管的机能依靠于栅氧化层的厚度。栅氧化层厚度的降落，加强了晶体管的电流驱动才能，进步了速率和功率特征。
是以在工艺缩减中降落栅氧化层厚度能够有用地进步晶体管机能，但是薄的氧化层会减轻电流遂穿效应并降落氧化层靠得住性。
跟着古代数字CMOS工艺中栅氧化层厚度到达了几个份子层(几纳米)的程度，电源电压被栅氧层的电场所限定”。
电源电压的变更会使加在栅氧层的电压高于标称电压，降落器件的持久靠得住性。须要限定电源和地电压的过冲，来防止晶体管靠得住性的明显降落。
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