CMOS集成电压比拟器设想阐发-KIA MOS管

CMOS集成电压比拟器

电压比拟器是对输出旌旗灯号停止鉴幅与比拟的电路，其功效是比拟一个摹拟旌旗灯号和另外一个摹拟旌旗灯号(参考旌旗灯号)，并以输出比拟获得的二进制旌旗灯号。其在A／D转换器、数据传输器、切换功率调理器等装备中有着普遍的操纵。

在高速率、高精度A／D转换器中，比拟器的精度和速率间接影响转换电路的转换精度和转换速率等关头目标；在数据传输器中，比拟器的机能对数据传输的误码率有着很大的影响；在切换功率调理器中，调理器的功率调理机能在很大水平上依靠于电压比拟器的机能。

是以，是高任务频次、高增益、低平衡电压、高机能的电压比拟器，在摹拟集成电路和数／模夹杂集成电路中非常首要。仿真成果标明，该电压比拟器合用于高速A／D转换器、高速数据传输器及高机能切换功率调理器等装备中。

1.比拟器电路设想

这里先容的电压比拟器是传统的预缩小锁存比拟器，接纳预缩小器、锁存比拟器和输出缓冲级级联的体例来实现，其道理框图如图1所示。

如图2中第一局部所示，M20和M21构成差分缩小管；M4，M6构成有源负载。M2，M3分别与M4，M6并联，以向差分缩小管注人大电流，同时也减小了M4和M6的宽长比，降落了电路的输出电容，以利于电路进步频次特征。

该缩小器的增益可表现为：

从式(1)能够看出，在管子宽长比肯定后，Av与(1+ISD2／ISD4)1/2成反比，若M2向M21注入大电流，则在保障高频时能进步缩小器的增益。该缩小器的增益为12．9 dB(4．415 7倍)，3 dB带宽为582．64 MHz。

（1）锁存比拟电路

锁存比拟电路是全部比拟器的焦点局部，它应能辨别毫伏量级的输出旌旗灯号差。如图2中第二局部所示， M17,M18穿插互连实现正反应，以进步比拟电路的增益。

操纵前级预缩小器的输出，节制锁存器输出电流I+，I_的变更，若I_弘远于I_，则M16和 M18导通，Vout-△0，Uout+=(2L16I+／WμnCox)+VTHN；

若I_增大而I+减小，M18的漏一源电压降低，当高到M17的 VTHN时，M17导通，此时M17管起头抽取本来流过M16管的电流，这会使M16管的漏一源电压降落，并致使M18管停止，电路的输出状况产生转换。

当I-增大到必然水平时会致使M18进入饱和区，此时临界电流值I-=(I+)(W17μnCox／L17)／(W16μnCox／L16)，该电流临界点也是输出电压产生转换的临界点。同理可得，当I+增大时，产生转换的电流临界点I+=(I-)(W17μnCox／L17)／ (W16μCox／L16)。

该锁存比拟器产生转换时的输出电压差为1．37 mV。从锁存器的瞬态特征能够看出，在输出旌旗灯号产生跳变时，经由过程比拟输出旌旗灯号和2．5 V参考旌旗灯号，锁存比拟器给出两个向相反标的目的变更的输出旌旗灯号，实现了比拟功效。

（2）输出缓冲驱动级

输出缓冲驱动级(又称后缩小器)的首要感化是把锁存比拟电路的输出旌旗灯号转化成逻辑电平(0 V或5 V)。

如图2中第三局部所示，M8，M10，M11,M13,M14,M15构成差分自偏置电路，它能吸人和供出较大的电流，使比拟器在驱动大的容性负载时速率不受摆率的限定。

M9，M12构成一个反相器，用作附加的增益级，同时实现负载电容和自偏置差分缩小器之间的断绝。要使输出缓冲级任务在线性区，输出旌旗灯号的幅度普通要在1～3．5 V之间，以是在电路中串入M26管来晋升锁存器输出电压的幅值。

2.电路仿真

在5 V电源的电压下，Vin-端加2．5 V参考旌旗灯号，在Cadence软件平台下用Spec-tre东西对基于CSMC 0．5 μmCMOS工艺模子的电路停止仿真，获得比拟器的增益、带宽、回升延时、降落延时、输出共榜样围如图3所示。

用Cadence自带的Dracula东西对幅员停止考证，经由过程设想法则查抄(DRC)，该幅员合适CSMC0．5μmCMOS工艺的相干设想法则。

经由过程电路图和幅员的对比(LVS)，幅员中的器件及器件间的毗连环境与电路图中相分歧，保障了该幅员是图2所示电路图的物理掩模图形集。

另外，在做完DRC和 LVS后，幅员的电气法则查抄(ERC)也同时实现了，这是Dracula东西的一个首要特色。ERC报告显现该幅员中无短路、断路等电气法则毛病。

3.幅员设想

集成电路的幅员是芯片在现实建造时物理掩模图形的调集，是从电路道理图到现实芯片的关头过渡关键。幅员的设想间接影响着芯片的终究机能。摹拟集成电路幅员的设想请求更高，它不唯一手艺成份，还须要很多艺术性的规划和走线。

基于CSMC 0．5μm CMOS(N-Well硅栅)工艺设想的集成电压比拟器幅员如图4所示。

此中电阻为建造在N-well中的P+分散条；MOS管为NORMAL器件，其沟道宽长为多晶硅栅笼盖有源区局部的宽长。包围有源区的N+diff和P+diff，用来标明管子是NMOS管，仍是PMOS管，幅员面积为57μm×69 μm。

在CSMC O．5μm CMOS工艺前提下，接纳预缩小器、锁存比拟电路和输出缓冲级级联的锁存比拟电路布局，设想了一个高速、高精度的高机能集成电压比拟器，它具备低输出平衡电压、低功耗的特色。

实现从电路道理图设想到幅员设想和考证(DRC，LVS)和工艺角仿真和阐发的全部设想流程。从仿真成果能够看出，这一高机能电压比拟器合用于高速A／D转换器、高速数据传输器及高机能切换功率调理器等装备中。

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