MOS管常识|传输管TG道理及组合逻辑延时阐发-KIA MOS管

传输管TG道理及组合逻辑延时

MOS，即场效应管，四端器件，S、D、G、B四个端口能够或许完成开和关的逻辑状况，进而完成根基的逻辑门。

NMOS和PMOS具备较着的对偶特征：NMOS高电平翻开（默许为加强型，利用的是硅栅自瞄准工艺，耗尽型器件这里不触及），PMOS低电平翻开。在疏忽标的目的的环境下，接纳共S极接法，有以下特征：

第一张图是Vds随Vgs变更的环境，用于描写开关特征。前面的逻辑阐发普通基于这个道理。第二张图是Ids随Vds变更的环境的简图，用于描写MOS的静态特征。

MOS的静态特征由两个地区决议：线性区和饱和区。前者普通是静态功耗的首要缘由，后者是静态电压摆幅的决议身分。

线性区有：Id=μCoxW/L［（Vgs-Vth）Vds-1/2Vds^2］

饱和区有：Id=1/2μCoxW/L（Vgs-Vth）^2

前面的MOS器件普通基于这两个地区的电学特征来阐发整体的电学特征。电压摆幅、面积、噪声容限、功耗、延时根基上都是源自这个地区的道理。

CMOS电路及其改良

（1）最根基的CMOS电路--反相器

这里是反相器的幅员草图及电路草图，用于描写反相器的幅员地位和逻辑干系。反相器的功效很简略，便是将Vout输出为Vin的反向。

从功耗上看：PMOS和NMOS静态不存在同时导通，即无静态功耗。因为NMOS和PMOS关断的延时，存在静态功耗。

从电压摆幅上看：NMOS能够或许将Vout拉到L0（逻辑0），PMOS能够或许将Vout拉到L1，能够或许保障全电压摆幅。

从面积上看：PMOS和NMOS各一个，规范的CMOS面积，其余电路的面积以其为参考。

从噪声容限上看：CMOS的规范噪声容限，以其为参考对照其余电路。

从延时看：取决于MOS管的工艺，也是其余电路延时的参考。

（2）与门和或门的CMOS完成

利用CMOS完成逻辑，须要的懂得上拉收集和下拉收集：

上拉收集：规范CMOS中接纳PMOS组成上拉收集，担任完成L1的电压。下拉收集：规范CMOS中接纳NMOS组成下拉收集，担任完成L0的电压。

CMOS中，经由过程上拉收集和下拉收集的互斥来保障静态下无纵贯电流，即上拉收集和下拉收集的导通状况老是相反。这象征着上拉收集和下拉收集存在对偶干系---串连对并联。

再存眷一个收集的导通干系：串连的NMOS须要两个输出均为L1，输出能力完成下拉L0，即Y=AB，不完整与逻辑。

并联的PMOS须要两个输出均为L0，输出能力不完成下拉L0，即Y=A+B，不完整或逻辑。

以是，CMOS的与逻辑和或逻辑以下：

因为以NMOS为串并联参考，以是构建的逻辑须要取非。这个绝对反相器而言，首要是拓展了N收集和P收集，这是前面改良及CMOS与其余电路组合的根本。

TG及其改良

（1）传输管逻辑

传输管和传输门的区分在于否是有全电压摆幅，实在现的逻辑功效是一致的。

能够或许看到，传输管完成逻辑的干系仍是串连和并联，并且串连为与，并联为或，须要利用掩护电路避免悬空。输出的逻辑与输出的旌旗灯号有关，这能够或许作为可编程的电路的单位。

（2）TG逻辑的改良

TG逻辑的改良仍是专一于去除PMOS。按照反向输出的NMOS便是PMOS的思绪，如上图3中的布局，能够或许将PMOS替换。能够或许看到的传输管不能无损传输，旌旗灯号须要利用反相器规复稳定。

组合逻辑阐发

（1）电压摆幅

电平须要能够或许保持在L1和L0两个状况区间内，一旦紊乱，就会呈现逻辑毛病。普通来讲，能够或许利用电平规复电路保持电压（一个反相器与PMOS组成的电平规复）。对长的逻辑链，须要插手BUFF来保持电压（这点在传输管中尤其主要）。

（2）逻辑延时

逻辑延时：这局部是阐发组合电路的延时的，接纳的反相器为规范的预算体例（软件能够或许实测，可是设想时须要估值），专业辞汇叫逻辑尽力。

规范反相器链的延时T=tp0+tp0*f，此中tp0是空载延时，f是扇出。f=Cout/Cin，在同尺寸的反相器串连时，f=1，并联时f=N，N为下一级并联的个数。

经常利用术语FO4便是扇出为4的设想。对差别的反相器，则须要利用详细的计较获得比例。反相器链接纳f=F^（1/N）的优化法则优化。

基于反相器链，能够或许推导CMOS门链的延时：

反相器经常利用P:N的W/L为2：1（综合面积，速率，噪声，功耗的斟酌值），以此为基准能够或许推出划一最优尺寸的与非门尺寸为2：2：2：2，或非门尺寸为4：4：1：1，推算准绳便是串连翻倍，并联稳定的最优尺寸等效法则。

而后是CMOS门的延时：d=p+gh，p为基准延时tp0的倍数，g为电学尽力，h为逻辑尽力。

以与非门为例，得出上面的参数：

p=2（等效两个抱负反相器），g=4/3（A=2+2，B=2+2），h=Cout/Cin（单链，若是有分支，加上b这个参数，即下一级的负载数）。

优化的体例也是一样的，使得f=F^（1/N），便可完成最优延时。f=gh，F=GBH，大写即为连乘的小写。

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