数字电路之MOS特征与逻辑详细阐发-KIA MOS管

数字电路MOS管

MOS，即场效应管，四端器件，S、D、G、B四个端口能够或许或许完成开和关的逻辑状况，进而完成根基的逻辑门。NMOS和PMOS具备较着的对偶特征：NMOS高电平翻开（默许为加强型，利用的是硅栅自瞄准工艺，耗尽型器件这里不触及），PMOS低电平翻开。在疏忽标的目的的环境下，接纳共S极接法，有如下特征：

第一张图是Vds随Vgs变更的环境，用于描写开关特征。前面的逻辑阐发普通基于这个道理。

第二张图是Ids随Vds变更的环境的简图，用于描写MOS的静态特征。

MOS的静态特征由两个地区决议：线性区和饱和区。

前者普通是静态功耗的首要缘由，后者是静态电压摆幅的决议身分。

线性区有：Id=μCoxW/L[(Vgs-Vth)Vds-1/2Vds^2]

饱和区有：Id=1/2μCoxW/L(Vgs-Vth)^2

前面的MOS器件普通基于这两个地区的电学特征来阐发整体的电学特征。电压摆幅、面积、噪声容限、功耗、延时根基上都是源自这个地区的道理。

CMOS电路及其改良

（1）最根基的CMOS电路--反相器

这里是反相器的幅员草图及电路草图，用于描写反相器的幅员地位和逻辑干系。反相器的功效很简略，便是将Vout输入为Vin的反向。

从功耗上看：PMOS和NMOS静态不存在同时导通，即无静态功耗。因为NMOS和PMOS关断的延时，存在静态功耗。

从电压摆幅上看：NMOS能够或许或许将Vout拉到L0（逻辑0），PMOS能够或许或许将Vout拉到L1，能够或许或许保障全电压摆幅。

从面积上看：PMOS和NMOS各一个，规范的CMOS面积，其余电路的面积以其为参考。

从噪声容限上看：CMOS的规范噪声容限，以其为参考对照其余电路。

从延时看：取决于MOS管的工艺，也是其余电路延时的参考。

噪声容限的界说

图中g代表斜率，两个噪声容限在对称环境下普通相称，有些特别的设想须要毛病称的噪声容限。能够或许或许看到，噪声容限越大，反相器变更越快，呼应速率越快。

组合逻辑阐发

（1）电压摆幅

电平须要能够或许或许坚持在L1和L0两个状况区间内，一旦紊乱，就会呈现逻辑毛病。普通来讲，能够或许或许利用电平规复电路坚持电压（一个反相器与PMOS构成的电平规复）。对长的逻辑链，须要加入BUFF来坚持电压（这点在传输管中尤其主要）。

（2）逻辑延时

这局部是阐发组合电路的延时的，接纳的反相器为规范的预算体例（软件能够或许或许实测，可是设想时须要估值），专业辞汇叫逻辑尽力。

规范反相器链的延时T=tp0+tp0*f，此中tp0是空载延时，f是扇出。f=Cout/Cin,在同尺寸的反相器串连时，f=1，并联时f=N，N为下一级并联的个数。经常利用术语FO4便是扇出为4的设想。对差别的反相器，则须要利用详细的计较获得比例。反相器链接纳f=F^(1/N)的优化法则优化。

基于反相器链，能够或许或许推导CMOS门链的延时：

反相器经常利用P:N的W/L为2：1（综合面积，速率，噪声，功耗的斟酌值），以此为基准能够或许或许推出划一最优尺寸的与非门尺寸为2：2：2：2，或非门尺寸为4：4：1：1，推算准绳便是串连翻倍，并联稳定的最优尺寸等效法则。

而后是CMOS门的延时：d=p+gh，p为基准延时tp0的倍数，g为电学尽力，h为逻辑尽力。

以与非门为例，得出上面的参数：

p=2（等效两个抱负反相器），g=4/3(A=2+2,B=2+2),h=Cout/Cin(单链，若是有分支，加上b这个参数，即下一级的负载数）。

优化的体例也是一样的，使得f=F^(1/N),便可完成最优延时。f=gh，F=GBH，大写即为连乘的小写。

时序逻辑阐发

成立时候：数据须要提早于时钟沿的时候，

坚持时候：数据须要在时钟沿到来后坚持的时候。

传输时候：数据从存储单位传输到输入所需的时候。

详细的阐发是庞杂的，可是根基的道理是清楚的。成立时候是为了保障数据能够或许或许存入存储单位。坚持时候是保障数据能渡过时钟触发所需的延时。传输时候是保障存储单位数据能够或许或许传输到输入。

详细的时序阐发是很庞杂的，须要斟酌很多参数，如时钟的发抖和倾斜。普通这些参数都是计算好的，利用者只要按照计较值设想响应的知足前提便可。根基的点窜体例是：对关头途径，成立时候缺乏下降时钟频次，坚持时候缺乏加BUFF。

至于若何点窜成立时候和坚持时候，那是电路布局的题目，须要设想加倍公道的电路。经常利用的电路布局为C^2MOS布局，行将时钟和反相器组分解的MOS时序电路，有乐趣能够或许或许查一下。这个结构能够或许或许和多米诺构成流水线的布局。

数字电路-功效模块

加法器、乘法器、多路挑选器、移位寄放器、存储器等具备特定逻辑功效的电路所需的是逻辑设想，进修过数字电路的都不会目生（存储器便是基于存储单位的读写DRAM和基于电容的SRAM），这里已到了module条理了。

这个条理的设想已能够或许或许利用verilog快速的完成了。优化也能够或许或许基于verilog来调试优化每一个门的地位和数目。

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