MOS管设想常识：传输管TG及组合逻辑延时阐发-KIA MOS管
信息来历：本站 日期：2020-12-14
MOS管，即场效应管，四端器件，S、D、G、B四个端口能够或许或许完成开和关的逻辑状况，进而完成基本的逻辑门。
NMOS和PMOS具备较着的对偶特征：NMOS高电平翻开（默许为加强型，利用的是硅栅自瞄准工艺，耗尽型器件这里不触及），PMOS低电平翻开。在疏忽标的目的的环境下，接纳共S极接法，有如下特征：
第一张图是Vds随Vgs变更的环境，用于描写开关特征。前面的逻辑阐发普通基于这个道理。
第二张图是Ids随Vds变更的环境的简图，用于描写MOS的静态特征。
MOS的静态特征由两个地区决议：线性区和饱和区。前者普通是静态功耗的首要缘由，后者是静态电压摆幅的决议身分。
线性区有：Id=μCoxW/L［（Vgs-Vth）Vds-1/2Vds^2］
饱和区有：Id=1/2μCoxW/L（Vgs-Vth）^2
前面的MOS器件普通基于这两个地区的电学特征来阐发整体的电学特征。电压摆幅、面积、噪声容限、功耗、延时根基上都是源自这个地区的道理。
（1）传输管逻辑
传输管和传输门的区分在于否是有全电压摆幅，其完成的逻辑功效是一致的。
能够或许或许看到，传输管完成逻辑的干系仍是串连和并联，并且串连为与，并联为或，须要利用掩护电路避免悬空。输入的逻辑与输入的旌旗灯号有关，这能够或许或许作为可编程的电路的单位。
（2）TG逻辑的改良
TG逻辑的改良仍是专一于去除PMOS。按照反向输入的NMOS便是PMOS的思绪，如上图3中的布局，能够或许或许将PMOS替换。能够或许或许看到的传输管不能无损传输，旌旗灯号须要利用反相器规复稳定。
静态电路须要坚持上拉和下拉电路一向互斥，存在静态消耗。
静态电路的思绪则是利用时钟旌旗灯号保障高低电路互斥，如许只须要一个收集就能够或许或许完成方针功能。图中是下拉N收集的电路，还能够或许或许利用上拉P收集完成，二者的级联请求恰好对偶，能够或许或许间隔毗连。这便是静态电路的级联的情势一PN毗连。
还有一种体例便是利用多米诺电路，便是在同N或同P之间利用反相器保障静态电路预充准确。
接上去申明静态电路的任务体例：
预充-求值
在CLK=0时，P导通，输入预充到1；
在CLK=1时，N导通，读取N收集的导通状况，决议求值为0或1；
一次预充求值完成后即完成逻辑输入。
题目：求值时输入不能产生转变，不然会呈现逻辑x，这象征着静态电路多与时序电路结合利用，构成流水线。
题目：电容存储电荷完成电平存在消耗，须要CLK不时革新。
静态电路的优化：
第一级静态电路CLK须要P和N两个MOS管，对第二级静态电路，预充时已知某个旌旗灯号为0（多米诺为0，PN毗连为1），若是输入逻辑为与或能够或许或许保障收集封闭，则能够或许或许节俭一个收集节制MOS管。
（1）电压摆幅
电平须要能够或许或许坚持在L1和L0两个状况区间内，一旦紊乱，就会呈现逻辑毛病。普通来讲，能够或许或许利用电平规复电路坚持电压（一个反相器与PMOS构成的电平规复）。对长的逻辑链，须要加入BUFF来坚持电压（这点在传输管中尤其主要）。
（2）逻辑延时
这局部是阐发组合电路的延时的，接纳的反相器为规范的预算体例（软件能够或许或许实测，可是设想时须要估值），专业辞汇叫逻辑尽力。
规范反相器链的延时T=tp0+tp0*f，此中tp0是空载延时，f是扇出。f=Cout/Cin，在同尺寸的反相器串连时，f=1，并联时f=N，N为下一级并联的个数。经常利用术语FO4便是扇出为4的设想。对差别的反相器，则须要利用详细的计较获得比例。反相器链接纳f=F^（1/N）的优化法则优化。
基于反相器链，能够或许或许推导CMOS门链的延时：反相器经常利用P:N的W/L为2：1（综合面积，速率，噪声，功耗的斟酌值），以此为基准能够或许或许推出划一最优尺寸的与非门尺寸为2：2：2：2，或非门尺寸为4：4：1：1，推算准绳便是串连翻倍，并联稳定的最优尺寸等效法则。
而后是CMOS门的延时：d=p+gh，p为基准延时tp0的倍数，g为电学尽力，h为逻辑尽力。以与非门为例，得出上面的参数：p=2（等效两个抱负反相器），g=4/3（A=2+2，B=2+2），h=Cout/Cin（单链，若是有分支，加上b这个参数，即下一级的负载数）。
优化的体例也是一样的，使得f=F^（1/N），便可完成最优延时。f=gh，F=GBH，大写即为连乘的小写。
锁存器
限于篇幅，这里不再再绘图，大抵诠释一下锁存器的布局：近似一个时钟节制开关（普通利用传输门作为开关），时钟翻开开关时读取数据，封闭时锁存数据。经由过程时钟旌旗灯号完成输入数据在一段时候内（抱负环境下为半个周期）与输入断绝。
触发器
由两个锁存器和中间一个存储单位（普通是首尾相连的反相器）构成。锁存器的锁存时候相反，输入端锁存器翻开时存入数据，锁存时读出数据。与锁存器全部时钟周期都在锁存依托电平差别，触发器依托时钟的回升和降落完成数据的存储，且输入全部时钟周期不产生转变。
时序逻辑阐发
成立时候：数据须要提早于时钟沿的时候，坚持时候：数据须要在时钟沿到来后坚持的时候。传输时候：数据从存储单位传输到输入所需的时候。
详细的阐发是庞杂的，可是根基的道理是清楚的。成立时候是为了保障数据能够或许或许存入存储单位。坚持时候是保障数据能渡过时钟触发所需的延时。传输时候是保障存储单位数据能够或许或许传输到输入。
详细的时序阐发是很庞杂的，须要斟酌很多参数，如时钟的发抖和倾斜。普通这些参数都是计算好的，利用者只要按照计较值设想响应的知足前提便可。根基的点窜体例是：对关头途径，成立时候缺乏下降时钟频次，坚持时候缺乏加BUFF。
至于若何点窜成立时候和坚持时候，那是电路布局的题目，须要设想加倍公道的电路。经常利用的电路布局为C^2MOS布局，行将时钟和反相器组分解的MOS时序电路，有乐趣能够或许或许查一下。这个结构能够或许或许和多米诺构成流水线的布局。
功效模块
加法器、乘法器、多路挑选器、移位寄放器、存储器等具备特定逻辑功效的电路所需的是逻辑设想，进修过数字电路的都不会目生（存储器便是基于存储单位的读写DRAM和基于电容的SRAM），这里已到了module条理了。
这个条理的设想已能够或许或许利用verilog快速的完成了。优化也能够或许或许基于verilog来调试优化每一个门的地位和数目。
总结
本文从MOS管起头，先容了MOS，传输管TG的道理、静态电路的布局、组合逻辑延时的阐发，简略地先容了锁存器、触发器实时序电路的阐发，接洽到了模块条理的数字电路设想。
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