影响MOSFET机能的一些身分-这些常识务须要领会-KIA MOS管
信息来历：本站 日期：2020-10-13
在寻求不时进步能效的进程中，MOSFET的芯片和封装也在不时改良。除器件规划和加工工艺，MOSFET的机能还受其余几个四周相干身分的影响。影响MOSFET机能，这些身分包含封装阻抗、印刷电路板(PCB)规划、互连线寄生效应和开关速率。现实上，真实的开关速率取决于其余几个身分，比方切换的速率和坚持栅极节制的才能，同时按捺栅极驱动回路电感带来的影响。
一样，低栅极阈值还会减轻Ldi/dt题目。正因为领会电路中晶体管的机能很首要，以是咱们将选用半桥拓扑。这类拓扑是电力电子装配最常用的拓扑之一。这些例子重点先容了同步压降转换器——一个半桥拓扑的详细操纵。
图1为具有杂散电感和电阻(由封装键合线、引线框和电路板规划和互连线带来)等寄生效应的半桥电路。共源电感(CSI)偏向于下降节制FET(高边FET)的导通和关断速率。若是与栅极驱动串连，经过进程CSI的电压加至栅极驱动上，可以使FET处于导通状况(前提：V = -Ldi/dt)，从而提早晶体管的关断。这也会增大节制FET的功耗，如图2所示。
更高的功耗会致使转换效力下降。别的，因为杂散电感，电路呈现尖峰电压的能够性很高。若是这些尖峰电压跨越器件的额外值，能够会引发毛病。为了消弭或使这类寄生电感最小化，设想职员必须接纳近似无引脚或接线柱的DirecFET等封装情势，并接纳使互连线阻抗最小化的规划。与规范封装差别，DirecFET无键合线或引线框。
是以，它可极大地下降导通电阻，同时大幅下降开关节点的振铃，按捺开关消耗。和缓C dv/dt感到导通影响机能的别的一个身分是C dv/dt感到导通(和由此发生的击穿)。C dv/dt经过进程栅泄电容CGD的反应感化(引发不用要的低边FET导通)，使低边(或同步)FET呈现栅极尖峰电压。现实上，当Q2的漏源极的电压下降时，电流就会经过栅泄电容CGD 流入总栅极电阻RG ，如图3(a)所示。
是以，它会致使同步FET Q2的栅极呈现尖峰电压。当该栅极电压超越划定的阈值时，它就会自愿导通。图3(b)显现的，恰是在图3(a)所示 典范同步压降转换器拓扑中，同步FET Q2在这类任务形式下的首要波形。
影响MOSFET机能，别的一个可影响电源产物设想的MOSFET机能的身分是规划。比方，分歧理的电路板规划可增大电源电路的寄生效应，反过去，增大的寄生效应又会进步电源的开关和导通消耗。别的，它还会进步电磁搅扰的噪声程度，从而使设想出的产物达不到抱负的机能。若要最大限制下降电路板规划带来的影响，设想职员必须确保经过进程将驱动和MOSFET尽能够地面对面安排，从而使输出回路面积最小化，如图4所示。
图4右边有一个位于FET下方的小型陶瓷歧路，操纵过孔构成一个极小的输出回路。是以，须要将歧路电容接近驱动安排，并将输出陶瓷电容CIN 接近高边MOSFET安排。在这里，节制回路FET绝对同步FET具有更高的优先权。若是将FET并联，须要确保栅极回路阻抗婚配。
别的，该规划必须接纳断绝的摹拟接地层和功率接地层，使大电流电路构成自力的回路，从而不搅扰敏感的摹拟电路。而后，必须将这两个接地层与PCB规划的一个点毗连。别的，设想职员还必须操纵多个过孔，使FET与输出引脚Vin或接地层毗连。电路板上任何未用地区必须贯注铜。总之，封装阻抗、PCB规划、互连线寄生效应和开关速率都是影响电源电路MOSFET机能的首要身分。
是以，要想在高功率密度前提下取得最好的转换效力，必须在设想MOSFET进程中，充实斟酌封装、电路板规划(包含互连线)、阻抗和开关速率。
F3： 现实上，当Q2的漏源极的电压下降时，电流就会经过栅泄电容CGD 流入总栅极电阻RG ，如图3(a)所示。是以，它会致使同步FET Q2的栅极呈现尖峰电压。当该栅极电压超越划定的阈值时，它就会自愿导通。图3(b)显现的，恰是在图3(a)所示 典范同步压降转换器拓扑中，同步FETQ2在这类任务形式下的首要波形。
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