典范剖析静电放电（ESD）道理与设想-静电来历及掩护体例-KIA MOS管

信息来历：本站　日期：2019-06-04　

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静电,静电放电,ESD

ESD

ESD，是静电放电(Electrostatic Discharge)是指具备差别静电电位的物体相互接近或间接打仗引发的电荷转移。ESD是一种罕见的近场风险源，可构成高电压，强电场，刹时大电流，并伴有强电磁辐射，构成静电放电电磁脉冲。

静电的来历

在电子制作业中，静电的来历是多方面的，如人体、塑料成品、有关的仪器装备和电子元器件自身。

人体是最首要的静电源，这首要有三个方面的缘由：

1、人体打仗面广，勾当规模大，很轻易与带有静电荷的物体打仗或磨擦而带电，同时也有良多机遇将人体自身所带的电荷转移到器件上或经由过程器件放电；

2、人体与大地之间的电容低，约为50一250pF，典范值为150PF，故少许的人体静电荷便可致使很高的静电势；

3、人体的电阻较低，相称于良导体，如手到脚之间的电阻只需几百欧姆，手指发生的打仗电阻为几千至几十千欧姆，故交体处于静电场中也轻易感到起电，并且人体某一局部带电便可构成满身带电。

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ESD的规范和测试体例

按照静电的发生体例和对电路的毁伤形式差别凡是分为四种测试体例：人体放电形式(HBM: Human-Body Model)、机械放电形式(Machine Model)、元件充电形式(CDM: Charge-Device Model)、电场感到形式(FIM: Field-Induced Model)，可是业界凡是操纵前两种形式来测试(HBM, MM)。

1、人体放电形式(HBM)：固然便是人体磨擦发生了电荷俄然碰着芯片开释的电荷致使芯片销毁击穿，秋季和别人触碰常常触电便是这个缘由。业界对HBM的ESD规范也有迹可循(MIL-STD-883C method 3015.7，等效人体电容为100pF，等效人体电阻为1.5Kohm)，或国际电子产业规范(EIA/JESD22-A114-A)也有划定，看你要follow哪一份了。若是是MIL-STD-883C method 3015.7，它划定小于<2kV的则为Class-1，在2kV~4kV的为class-2，4kV~16kV的为class-3。

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2、机械放电形式(MM)：固然便是机械(如robot)挪动发生的静电触碰芯片时由pin脚开释，次规范为EIAJ-IC-121 method 20(或规范EIA/JESD22-A115-A)，等效机械电阻为0 (由于金属)，电容照旧为100pF。由于机械是金属且电阻为0，以是放电时辰很短，几近是ms或us之间。可是更首要的题目是，由于等效电阻为0，以是电流很大，以是即便是200V的MM放电也比2kV的HBM放电的风险大。并且机械自身由于有良多导线相互会发生耦合感化，以是电流会随时辰变更而搅扰变更。

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ESD的测试体例近似FAB外面的GOI测试，指定pin以后先给他一个ESD电压，延续一段时辰后，而后再返来测试电性看看是不是破坏，没题目再去加一个step的ESD电压再延续一段时辰，再测电性，如斯频频直至击穿，此时的击穿电压为ESD击穿的临界电压(ESD failure threshold Voltage)。凡是咱们都是给电路打三次电压(3 zaps)，为了下降测试周期，凡是肇端电压用规范电压的70% ESD threshold，每一个step能够或许按照须要本身调剂50V或100V。

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别的，由于每一个chip的pin脚良多，你是一个个pin测试仍是组合pin测试，以是会分为几种组合：I/O-pin测试(Input and Output pins)、pin-to-pin测试、Vdd-Vss测试(输入端到输入端)、Analog-pin。

1. I/O pins：便是别离对input-pin和output-pin做ESD测试，并且电荷有正负之分，以是有四种组合：input+正电荷、input+负电荷、output+正电荷、output+负电荷。测试input时辰，则output和其余pin全数浮接(floating)，反之亦然。

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2. pin-to-pin测试: 静电放电发生在pin-to-pin之间构成回路，可是若是要常常两个脚测试组合太多，由于任何的I/O给电压以后若是要对全数电路发生影响必然是先颠末VDD/Vss才能对全数电路供电，以是改进版则用某一I/O-pin加正或负的ESD电压，其余一切I/O一路接地，可是输入和输入同时浮接(Floating)。

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3、Vdd-Vss之间静电放电：只须要把Vdd和Vss接起来，一切的I/O全数浮接(floating)，如许给静电让他穿过Vdd与Vss之间。

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4、Analog-pin放电测试：由于摹拟电路良多差分比对(Differential Pair)或运算减少器(OP AMP)都是有两个输入真个，避免一个破坏致使差分比对或运算生效，以是须要零丁做ESD测试，固然便是只针对这两个pin，其余pin全数浮接(floating)。

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跟着摩尔定律的进一步减少，器件尺寸愈来愈小，结深愈来愈浅，GOX愈来愈薄，以是静电击穿愈来愈轻易，并且在Advance制程外面，Silicide引入也会让静电击穿变得加倍锋利，以是几近一切的芯片设想都要降服静电击穿题目。

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静电放电掩护能够或许从FAB真个Process处理，也能够或许从IC设想真个Layout来设想，以是你会看到Prcess有一个ESD的option layer，或Design rule外面有ESD的设想法则可供客户挑选等等。固然有些客户也会本身按照SPICE model的电性经由过程layout来设想ESD。

1、制程上的ESD：要末转变PN结，要末转变PN结的负载电阻，而转变PN结只能靠ESD_IMP了，而转变与PN结的负载电阻，便是用non-silicide或串连电阻的体例了。

1) Source/Drain的ESD implant：由于咱们的LDD布局在gate poly双方很轻易构成两个浅结，而这个浅结的尖角电场比拟集合，并且由于是浅结，以是它与Gate比拟近，以是受Gate的结尾电场影响比拟大，以是如许的LDD尖角在耐ESD放电的才能是比拟差的(<1kV)，以是若是如许的Device用在I/O端口，很容构成ESD毁伤。以是按照这个实际，咱们须要一个零丁的器件不LDD，可是须要别的一道ESD implant，打一个比拟深的N+_S/D，如许就能够或许让阿谁尖角变圆并且离外表很远，以是能够或许较着进步ESD击穿才能(>4kV)。可是如许的话这个额定的MOS的Gate就必须很长避免穿通(punchthrough)，并且由于器件不一样了，以是须要零丁提取器件的SPICE Model。

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2) 打仗孔(contact)的ESD implant：在LDD器件的N+漏极的孔上面打一个P+的硼，并且深度要跨越N+漏极(drain)的深度，如许就能够或许让原来Drain的击穿电压下降(8V-->6V)，以是能够或许在LDD尖角发生击穿之前先从Drain击穿导走从而掩护Drain和Gate的击穿。以是如许的设想能够或许坚持器件尺寸稳定，且MOS布局不转变，故不须要从头提取SPICE model。固然这类智能用于non-silicide制程，不然contact你也打不出来implant。

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3) SAB (SAlicide Block)：普通咱们为了下降MOS的互连电容，咱们会操纵silicide/SAlicide制程，可是如许器件若是任务在输入端，咱们的器件负载电阻变低，外界ESD电压将会全数加载在LDD和Gate布局之间很轻易击穿毁伤，以是在输入级的MOS的Silicide/Salicide咱们凡是会用SAB(SAlicide Block)光罩盖住RPO，不要构成silicide，增添一个photo layer本钱增添，可是ESD电压能够或许从1kV进步到4kV。

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4)串连电阻法：这类体例不必增添光罩，应当是最省钱的了，道理有点近似第三种(SAB)增添电阻法，我就居心给他串连一个电阻(比方Rs_NW，或HiR，等)，如许也到达了SAB的体例。

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2、设想上的ESD：这就完整靠设想者的工夫了，有些公司在设想法则就已供给给客户solution了，客户只需照着画就好了，有些不的则只能靠客户本身的designer了，良多设想法则都是写着这个只是guideline/reference，不是guarantee的。普通都是把Gate/Source/Bulk短接在一路，把Drain结在I/O端蒙受ESD的浪涌(surge)电压，NMOS称之为GGNMOS (Gate-Grounded NMOS)，PMOS称之为GDPMOS (Gate-to-Drain PMOS)。

以NMOS为例，道理都是Gate封闭状况，Source/Bulk的PN结原来是短接0偏的，当I/O端有大电压时，则Drain/Bulk PN结雪崩击穿，刹时bulk有大电流与衬底电阻构成压差致使Bulk/Source的PN正偏，以是这个MOS的寄生横向NPN管进入减少区(发射结正偏,集电结反偏)，以是显现Snap-Back特征，起到掩护感化。PMOS同理推导。

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这个道理看起来简略，可是设想的精华(know-how)是甚么？怎样触发BJT？怎样保持Snap-back？怎样撑到HBM>2KV or 4KV？

若何触发？必须有充足大的衬底电流，以是厥后成长到了此刻遍及接纳的多指穿插并联布局(multi-finger)。可是这类布局首要手艺题目是基区宽度增添，减少系数减小，以是Snap-back不轻易开启。并且跟着finger数目增添，会致使每一个finger之间的平均开启变得很坚苦，这也是ESD设想的瓶颈地点。

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若是要转变这类题目，大要有两种做法(由于triger的是电压，改良电压要末是电阻要末是电流)：1、操纵SAB(SAlicide-Block)在I/O的Drain上构成一个高阻的non-Silicide地区，使得漏极方块电阻增大，而使得ESD电流散布更平均，从而进步泄放才能；2、增添一道P-ESD (Inner-Pickup imp，近似上面的打仗孔P+ ESD imp)，在N+Drain上面打一个P+，下降Drain的雪崩击穿电压，更早有比拟多的雪崩击穿电流(详见文献论文: Inner Pickup on ESD of multi-finger NMOS.pdf)。