MOS在节制器电路中的任务状况

守旧进程、导通状况、关断进程、停止状况、击穿状况。  

MOS首要消耗包含开关消耗（守旧进程和关断进程），导通消耗，停止消耗（泄电流引发的，这个疏忽不计），另有雪崩能量消耗。只需把这些消耗节制在MOS蒙受规格以内，MOS即会普通任务，超越蒙受规模，即产生粉碎。

而开关消耗常常大于导通状况消耗，特别是PWM没完整翻开，处于脉宽调制状况时（对应电动车的起步加快状况），而最高缓慢状况常常是导通消耗为主。

MOS粉碎首要缘由

过流，大电流引发的低温粉碎（分延续大电流和刹时超大电流脉冲致使结温跨越蒙受值）；过压，源漏级大于击穿电压而击穿；栅极击穿，普通由于栅极电压受外界或驱动电路粉碎跨越许可最高电压（栅极电压普通需低于20v宁静）和静电粉碎。

MOSFET的击穿有哪几种

Source、Drain、Gate

场效应管的三极:源级S 漏级D 栅级G

(这里不讲栅极GOX击穿了啊，只针对漏极电压击穿)

先讲测试前提，都是源栅衬底都是接地，而后扫描漏极电压，直至Drain端电流到达1uA。以是从器件布局上看，它的泄电通道有三条：Drain到source、Drain到Bulk、Drain到Gate。

1) Drain->Source穿通击穿

这个首要是Drain加反偏电压后，使得Drain/Bulk的PN结耗尽区延展，当耗尽区碰着Source的时辰，那源漏之间就不须要开启就构成了通路，以是叫做穿通(punch through)。那若何避免穿通呢?这就要回到二极管反偏特点了，耗尽区宽度除与电压有关，还与双方的搀杂浓度有关，浓度越高能够按捺耗尽区宽度延展，以是flow外面有个防穿通注入(APT: Anti Punch Through)，记着它要打和well同type的specis。固然现实碰到WAT的BV跑了并且必定是从Source端走了，能够还要看是不是PolyCD或Spacer宽度，或LDD_IMP题目了，那若何解除呢?这就要看你是不是NMOS和PMOS都跑了?POLY CD能够经由进程Poly相干的WAT来考证。对吧?

对穿通击穿，有以下一些特点：

(1)穿通击穿的击穿点软，击穿进程中，电流有慢慢增大的特点，这是由于耗尽层扩大较宽，产生电流较大。别的一方面，耗尽层展广大轻易产生DIBL效应，使源衬底结正偏呈现电流慢慢增大的特点。

(2)穿通击穿的软击穿点产生在源漏的耗尽层相接时，此时源真个载流子注入到耗尽层中，

被耗尽层中的电场加快到达漏端，是以，穿通击穿的电流也有急剧增大点，这个电流的急剧增大和雪崩击穿时电流急剧增大差别，这时辰的电流相称于源衬底PN结正向导通时的电流，而雪崩击穿时的电流首要为PN结反向击穿时的雪崩电流，如不作限流，雪崩击穿的电流要大。

(3)穿通击穿普通不会呈现粉碎性击穿。由于穿通击穿场强不到达雪崩击穿的场强，不会产生大批电子空穴对。

(4)穿通击穿普通产生在沟道体内，沟道外表不轻易产生穿通，这首要是由于沟道注入使外表浓度比浓度大形成，以是，对NMOS管普通都有防穿通注入。

(5)普通的，鸟嘴边缘的浓度比沟道中间浓度大，以是穿通击穿普通产生在沟道中间。

(6)多晶栅长度对穿通击穿是有影响的，跟着栅长度增添，击穿增大。而对雪崩击穿，严酷来讲也有影响，可是不那末明显。

2) Drain->Bulk雪崩击穿

这就纯真是PN结雪崩击穿了(Avalanche Breakdown)，首要是漏极反偏电压下使得PN结耗尽区展宽，则反偏电场加在了PN结反偏下面，使得电子加快撞击晶格产生新的电子空穴对(Electron-Hole pair)，而后电子持续撞击，如斯雪崩倍增下去致使击穿，以是这类击穿的电流几近疾速增大，I-V curve几近垂直上去，很容销毁的。(这点和源漏穿通击穿不一样)

那若何改良这个junction BV呢?以是首要还是从PN结自身特点讲起，必定要下降耗尽区电场，避免碰撞产生电子空穴对，下降电压必定不行，那就只能增添耗尽区宽度了，以是要转变doping profile了，这便是为甚么渐变结(Abrupt junction)的击穿电压比缓变结(Graded Junction)的低。这便是学乃至用，别人云亦云啊。

固然除doping profile，另有便是doping浓度，浓度越大，耗尽区宽度越窄，以是电场强度越强，那必定就下降击穿电压了。并且另有个纪律是击穿电压凡是是由低浓度的何处浓度影响更大，由于何处的耗尽区宽度大。公式是BV=K*(1/Na+1/Nb)，从公式里也能够看出Na和Nb浓度若是差10倍，几近此中一个就能够疏忽了。

那现实的process若是发明BV变小，并且确认是从junction走的，那好好查查你的Source/Drain implant了

3) Drain->Gate击穿

这个首要是Drain和Gate之间的Overlap致使的栅极氧化层击穿，这个有点近似GOX击穿了，固然它更像Poly finger的GOX击穿了，以是他能够更care poly profile和sidewall damage了。固然这个Overlap另有个题目便是GIDL，这个也会进献Leakage使得BV下降。

下面讲的便是MOSFET的击穿的三个通道，凡是BV的case之前两种占多数。

下面讲的都是Off-state下的击穿，也便是Gate为0V的时辰，可是有的时辰Gate开启下Drain加电压太高也会致使击穿的，咱们称之为On-state击穿。这类环境特别喜好产生在Gate较低电压时，或管子方才开启时，并且几近都是NMOS。以是咱们凡是WAT也会测试BVON，

不要觉得很奇异，可是测试condition必然要注重，Gate不是随意加电压的哦，必须是Vt四周的电压。(本文起头我贴的那张图，Vg越低时on-state击穿越低)

有能够是Snap-back致使的，只是测试机台limitation没法测试出规范的snap-back曲线。别的也有能够是开启刹时电流密度太大，致使大批电子在PN结四周被耗尽区电场加快撞击。

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